PANDN
Logical AND NOT
estableVMJITAOTinstruccion
Codificaciones
| Opcode | Instruccion | Op/En | 64 bits | Compat/Legacy | Descripcion |
|---|---|---|---|---|---|
NP 0F DF /r1 | PANDN mm, mm/m64 | A | Valido | Valido | Bitwise AND NOT de mm/m64 y mm. |
66 0F DF /r | PANDN xmm1, xmm2/m128 | A | Valido | Valido | Bitwise AND NOT de xmm2/m128 y xmm1. |
VEX.128.66.0F.WIG DF /r | VPANDN xmm1, xmm2, xmm3/m128 | B | Valido | Valido | Bitwise AND NOT de xmm3/m128 y xmm2. |
VEX.256.66.0F.WIG DF /r | VPANDN ymm1, ymm2, ymm3/m256 | B | Valido | Valido | Bitwise AND NOT de ymm2, y ymm3/m256 y resultado de la tienda en ymm1. |
EVEX.128.66.0F.W0 DF /r | VPANDND xmm1 {k1}{z}, xmm2, xmm3/m128/m32bcst | C | Valido | Valido | Bitwise AND NOT de doblepato AVX512F) O enteros en xmm2 y xmm3/m128/m32bcst AVX10.1 y resultado de la tienda en xmm1 utilizando máscara de escritura k1. |
EVEX.256.66.0F.W0 DF /r | VPANDND ymm1 {k1}{z}, ymm2, ymm3/m256/m32bcst | C | Valido | Valido | Bitwise AND NOT de doblepato AVX512F) O enteros en ymm2 y ymm3/m256/m32bcst AVX10.1 y resultado de la tienda en ymm1 utilizando máscara de escritura k1. |
EVEX.512.66.0F.W0 DF /r | VPANDND zmm1 {k1}{z}, zmm2, zmm3/m512/m32bcst | C | Valido | Valido | Bitwise AND NOT de dos palabras dobles o AVX10.1 enteros en zmm2 y zmm3/m512/m32bcst y resultado de la tienda en zmm1 utilizando máscara de escritura k1. |
EVEX.128.66.0F.W1 DF /r | VPANDNQ xmm1 {k1}{z}, xmm2, xmm3/m128/m64bcst | C | Valido | Valido | Bitwise AND NOT de cuádfago embalado AVX512F) O enteros en xmm2 y xmm3/m128/m64bcst AVX10.1 y resultado de la tienda en xmm1 utilizando máscara de escritura k1. |
EVEX.256.66.0F.W1 DF /r | VPANDNQ ymm1 {k1}{z}, ymm2, ymm3/m256/m64bcst | C | Valido | Valido | Bitwise AND NOT de cuádfago embalado AVX512F) O enteros en ymm2 y ymm3/m256/m64bcst AVX10.1 y resultado de la tienda en ymm1 utilizando máscara de escritura k1. |
EVEX.512.66.0F.W1 DF /r | VPANDNQ zmm1 {k1}{z}, zmm2, zmm3/m512/m64bcst | C | Valido | Valido | Bitwise AND NOT de cuádfago embalado OR AVX10.1 enteros en zmm2 y zmm3/m512/m64bcst y resultado de la tienda en zmm1 utilizando máscara de escritura k1. |
Codificacion de operandos
Cada modo es un valor de la columna Op/En de arriba. Dice en que campo de la instruccion codificada va cada operando, en el orden en que se escriben, y si la instruccion lo lee, lo escribe o ambas cosas.
A
modrm.reglectura y escriturabyte ModRM, campo reg (bits 5-3)modrm.rmlecturabyte ModRM, campo r/m (bits 2-0); con el byte SIB y el desplazamiento cuando el campo mod los pide
B
modrm.regescriturabyte ModRM, campo reg (bits 5-3)vex.vvvvlecturaprefijo VEX, campo vvvv (invertido)modrm.rmlecturabyte ModRM, campo r/m (bits 2-0); con el byte SIB y el desplazamiento cuando el campo mod los pide
C
modrm.regescriturabyte ModRM, campo reg (bits 5-3)evex.vvvvlecturaprefijo EVEX, campo vvvv (invertido)modrm.rmlecturabyte ModRM, campo r/m (bits 2-0); con el byte SIB y el desplazamiento cuando el campo mod los pide
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Descripción
Realiza un bitwise lógico NOT operación en el primer operando de origen, luego realiza bitwise AND con segundo operando de origen y almacena el resultado en el operando de destino. Cada bit del resultado se establece a 1 si el bit correspondiente en el primer operando es 0 y el bit correspondiente en el segundo operando es 1, de lo contrario se establece a 0.
En modo de 64 bits y no codificado con VEX/EVEX, utilizando un prefijo REX en forma de REX.R permite esta instrucción para acceder a registros adicionales (XMM8-XMM15).
Legacy SSE instrucciones: El operando de origen puede ser un registro de tecnología MMX o una ubicación de memoria de 64 bits. El operando de destino puede ser un registro de tecnología MMX.
128-bit Legacy SSE versión: El primer operando de origen es un registro XMM. El segundo operando puede ser un registro XMM o una ubicación de memoria de 128 bits. El destino no es distinto del registro XMM de primera fuente y los bits superiores (MAXVL-1:128) del destino de registro ZMM correspondiente no son modificados.
EVEX versiones codificadas: El primer operando de origen es un registro ZMM/YMM/XMM. El segundo operando de origen puede ser un registro ZMM/YMM/XMM, un 512/256/128-bit ubicación de memoria o un vector 512/256/128-bit transmitido desde una ubicación de memoria de 32/64-bit. El operando de destino es un ZMM/YMM/XMM registro actualizado condicionalmente con máscara de escritura k1 a 32/64-bit granularidad.
VEX.256 versiones codificadas: El primer operando de origen es un registro YMM. El segundo operando de origen es un registro YMM o una ubicación de memoria de 256 bits. El operando de destino es un registro YMM. Los bits superiores (MAXVL-1:256) del destino de registro ZMM correspondiente se ponen a cero.
VEX.128 versiones codificadas: El primer operando de origen es un registro XMM. El segundo operando de origen es un registro XMM o 128 bits ubicación de memoria. El operando de destino es un registro XMM. Los bits superiores (MAXVL-1:128) del destino de registro ZMM correspondiente se ponen a cero.
Operación
PANDN (64-bit Operand)
DEST := NOT(DEST) AND SRC
PANDN (128-bit Legacy SSE Version)
DEST := NOT(DEST) AND SRC
DEST[MAXVL-1:128] (Unmodified)
VPANDN (VEX.128 Encoded Version)
DEST := NOT(SRC1) AND SRC2
DEST[MAXVL-1:128] := 0
VPANDN (VEX.256 Encoded Instruction)
DEST[255:0] := ((NOT SRC1[255:0]) AND SRC2[255:0])
DEST[MAXVL-1:256] := 0
VPANDND (EVEX Encoded Versions)
(KL, VL) = (4, 128), (8, 256), (16, 512)
FOR j := 0 TO KL-1
i := j * 32
IF k1[j] OR *no writemask*
THEN
IF (EVEX.b = 1) AND (SRC2 *is memory*)
THEN DEST[i+31:i] := ((NOT SRC1[i+31:i]) AND SRC2[31:0])
ELSE DEST[i+31:i] := ((NOT SRC1[i+31:i]) AND SRC2[i+31:i])
FI;
ELSE
IF *merging-masking* ; merging-masking
THEN *DEST[i+31:i] remains unchanged*
ELSE ; zeroing-masking
DEST[i+31:i] := 0
FI
FI;
ENDFOR
DEST[MAXVL-1:VL] := 0
VPANDNQ (EVEX Encoded Versions)
(KL, VL) = (2, 128), (4, 256), (8, 512)
FOR j := 0 TO KL-1
i := j * 64
IF k1[j] OR *no writemask*
THEN
IF (EVEX.b = 1) AND (SRC2 *is memory*)
THEN DEST[i+63:i] := ((NOT SRC1[i+63:i]) AND SRC2[63:0])
ELSE DEST[i+63:i] := ((NOT SRC1[i+63:i]) AND SRC2[i+63:i])
FI;
ELSE
IF *merging-masking* ; merging-masking
THEN *DEST[i+63:i] remains unchanged*
ELSE ; zeroing-masking
DEST[i+63:i] := 0
FI
FI;
ENDFOR
DEST[MAXVL-1:VL] := 0Intel C/C++ compilador intrínseco
VPANDND __m512i _mm512_andnot_epi32( __m512i a, __m512i b);
VPANDND __m512i _mm512_mask_andnot_epi32(__m512i s, __mmask16 k, __m512i a, __m512i b);
VPANDND __m512i _mm512_maskz_andnot_epi32( __mmask16 k, __m512i a, __m512i b);
VPANDND __m256i _mm256_mask_andnot_epi32(__m256i s, __mmask8 k, __m256i a, __m256i b);
VPANDND __m256i _mm256_maskz_andnot_epi32( __mmask8 k, __m256i a, __m256i b);
VPANDND __m128i _mm_mask_andnot_epi32(__m128i s, __mmask8 k, __m128i a, __m128i b);
VPANDND __m128i _mm_maskz_andnot_epi32( __mmask8 k, __m128i a, __m128i b);
VPANDNQ __m512i _mm512_andnot_epi64( __m512i a, __m512i b);
VPANDNQ __m512i _mm512_mask_andnot_epi64(__m512i s, __mmask8 k, __m512i a, __m512i b);
VPANDNQ __m512i _mm512_maskz_andnot_epi64( __mmask8 k, __m512i a, __m512i b);
VPANDNQ __m256i _mm256_mask_andnot_epi64(__m256i s, __mmask8 k, __m256i a, __m256i b);
VPANDNQ __m256i _mm256_maskz_andnot_epi64( __mmask8 k, __m256i a, __m256i b);
VPANDNQ __m128i _mm_mask_andnot_epi64(__m128i s, __mmask8 k, __m128i a, __m128i b);
VPANDNQ __m128i _mm_maskz_andnot_epi64( __mmask8 k, __m128i a, __m128i b);
PANDN __m64 _mm_andnot_si64 (__m64 m1, __m64 m2) (V)PANDN __m128i _mm_andnot_si128 ( __m128i a, __m128i b) VPANDN __m256i _mm256_andnot_si256 ( __m256i a, __m256i b);Banderas afectadas
None.
Excepciones numéricas
None.
Otras excepciones
Instrucciones no codificadas por EVEX, ver Tabla 2-21, "Tipo 4 Condiciones de Excepción de Clase." Instruccion codificada por EVEX, ver Tabla 2-51, "Tipo E4 Condiciones de Excepción de Clase".