PMINUD, PMINUQ

Mínimo de enteros sin signo empacado

estableVMJITAOTinstruccion

Codificaciones

Opcode	Instruccion	Op/En	64 bits	Compat/Legacy	Descripcion
`66 0F 38 3B /r`	`PMINUD xmm1, xmm2/m128`	A	Valido	Valido	Compare los enteros de dwords empaquetados en xmm1 y xmm2/m128 y almacene los valores mínimos empaquetados en xmm1.
`VEX.128.66.0F38.WIG 3B /r`	`VPMINUD xmm1, xmm2, xmm3/m128`	B	Valido	Valido	Compare los enteros de dwords empaquetados en xmm2 y xmm3/m128 y almacene los valores mínimos empaquetados en xmm1.
`VEX.256.66.0F38.WIG 3B /r`	`VPMINUD ymm1, ymm2, ymm3/m256`	B	Valido	Valido	Compare los enteros de dwords empaquetados en ymm2 y ymm3/m256 y almacene los valores mínimos empaquetados en ymm1.
`EVEX.128.66.0F38.W0 3B /r`	`VPMINUD xmm1 {k1}{z}, xmm2, xmm3/m128/m32bcst`	C	Valido	Valido	Compare los enteros de dwords empaquetados en xmm2 AVX512F) OR y xmm3/m128/m32bcst y almacene los valores mínimos de AVX10.1 en xmm1 bajo máscara de escritura k1.
`EVEX.256.66.0F38.W0 3B /r`	`VPMINUD ymm1 {k1}{z}, ymm2, ymm3/m256/m32bcst`	C	Valido	Valido	Compare los enteros de dwords empaquetados en ymm2 AVX512F) OR y ymm3/m256/m32bcst y almacene los valores mínimos de AVX10.1 en ymm1 bajo máscara de escritura k1.
`EVEX.512.66.0F38.W0 3B /r`	`VPMINUD zmm1 {k1}{z}, zmm2, zmm3/m512/m32bcst`	C	Valido	Valido	Compare los enteros de dwords empaquetados en zmm2 OR AVX10.1 y zmm3/m512/m32bcst y almacene los valores mínimos empaquetados en zmm1 bajo máscara de escritura k1.
`EVEX.128.66.0F38.W1 3B /r`	`VPMINUQ xmm1 {k1}{z}, xmm2, xmm3/m128/m64bcst`	C	Valido	Valido	Compare los enteros de qwords empaquetados en xmm2 AVX512F) OR y xmm3/m128/m64bcst y almacene los valores mínimos de AVX10.1 en xmm1 bajo máscara de escritura k1.
`EVEX.256.66.0F38.W1 3B /r`	`VPMINUQ ymm1 {k1}{z}, ymm2, ymm3/m256/m64bcst`	C	Valido	Valido	Compare los enteros de qwords empaquetados en ymm2 AVX512F) OR y ymm3/m256/m64bcst y almacene los valores mínimos de AVX10.1 en ymm1 bajo máscara de escritura k1.
`EVEX.512.66.0F38.W1 3B /r`	`VPMINUQ zmm1 {k1}{z}, zmm2, zmm3/m512/m64bcst`	C	Valido	Valido	Compare los enteros de qword empaquetados en zmm2 OR AVX10.1 y zmm3/m512/m64bcst y almacene los valores mínimos empaquetados en zmm1 bajo máscara de escritura k1.

Codificacion de operandos

Cada modo es un valor de la columna Op/En de arriba. Dice en que campo de la instruccion codificada va cada operando, en el orden en que se escriben, y si la instruccion lo lee, lo escribe o ambas cosas.

A

modrm.reg lectura y escriturabyte ModRM, campo reg (bits 5-3)
modrm.rm lecturabyte ModRM, campo r/m (bits 2-0); con el byte SIB y el desplazamiento cuando el campo mod los pide

B

modrm.reg escriturabyte ModRM, campo reg (bits 5-3)
vex.vvvv lecturaprefijo VEX, campo vvvv (invertido)
modrm.rm lecturabyte ModRM, campo r/m (bits 2-0); con el byte SIB y el desplazamiento cuando el campo mod los pide

C

modrm.reg escriturabyte ModRM, campo reg (bits 5-3)
evex.vvvv lecturaprefijo EVEX, campo vvvv (invertido)
modrm.rm lecturabyte ModRM, campo r/m (bits 2-0); con el byte SIB y el desplazamiento cuando el campo mod los pide

Tupla: Full

Coste medido

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Descripción

Realiza una comparación SIMD de los enteros de dword/qword empaquetados en el segundo operando de origen y el primer operando de origen y devuelve el valor mínimo para cada par de enteros al operando de destino.

128-bit Legacy SSE versión: La primera fuente y operandos de destino son registros XMM. El segundo operando de origen es un registro XMM o una ubicación de memoria de 128 bits. Bits (MAXVL-1:128) del registro de destino correspondiente no se modifican.

VEX.128 versión codificada: La primera fuente y operandos de destino son registros XMM. El segundo operando de origen es un registro XMM o una ubicación de memoria de 128 bits. Bits (MAXVL-1:128) del registro de destino correspondiente se ponen a cero.

VEX.256 versión codificada: El segundo operando de origen puede ser un registro YMM o una ubicación de memoria de 256 bits. La primera fuente y operandos de destino son registros YMM. Bits (MAXVL-1:256) del registro de destino correspondiente se ponen a cero.

EVEX versiones codificadas: El primer operando de origen es un registro ZMM/YMM/XMM; El segundo operando de origen es un registro ZMM/YMM/XMM, un 512/256/128-bit ubicación de memoria o un vector 512/256/128-bit transmitido desde una ubicación de memoria de 32/64-bit. El operando de destino es actualizado condicionalmente basado en máscara de escritura k1.

Operación

PMINUD (128-bit Legacy SSE Version)
PMINUD instruction for 128-bit operands:

    IF DEST[31:0] < SRC[31:0] THEN
          DEST[31:0] := DEST[31:0];

    ELSE
          DEST[31:0] := SRC[31:0]; FI;

    (* Repeat operation for 2nd through 7th words in source and destination operands *)
    IF DEST[127:96] < SRC[127:96] THEN

          DEST[127:96] := DEST[127:96];
    ELSE

          DEST[127:96] := SRC[127:96]; FI;
DEST[MAXVL-1:128] (Unmodified)

VPMINUD (VEX.128 Encoded Version)
VPMINUD instruction for 128-bit operands:

    IF SRC1[31:0] < SRC2[31:0] THEN
          DEST[31:0] := SRC1[31:0];

    ELSE
          DEST[31:0] := SRC2[31:0]; FI;

    (* Repeat operation for 2nd through 3rd dwords in source and destination operands *)
    IF SRC1[127:96] < SRC2[127:96] THEN

          DEST[127:96] := SRC1[127:96];
    ELSE

          DEST[127:96] := SRC2[127:96]; FI;
DEST[MAXVL-1:128] := 0

VPMINUD (VEX.256 Encoded Version)
VPMINUD instruction for 128-bit operands:

    IF SRC1[31:0] < SRC2[31:0] THEN
          DEST[31:0] := SRC1[31:0];

    ELSE
          DEST[31:0] := SRC2[31:0]; FI;

    (* Repeat operation for 2nd through 7th dwords in source and destination operands *)
    IF SRC1[255:224] < SRC2[255:224] THEN

          DEST[255:224] := SRC1[255:224];
    ELSE

          DEST[255:224] := SRC2[255:224]; FI;
DEST[MAXVL-1:256] := 0


VPMINUD (EVEX Encoded Versions)

(KL, VL) = (4, 128), (8, 256), (16, 512)

FOR j := 0 TO KL-1

i := j * 32

IF k1[j] OR *no writemask* THEN

     IF (EVEX.b = 1) AND (SRC2 *is memory*)

             THEN

                  IF SRC1[i+31:i] < SRC2[31:0]

                       THEN DEST[i+31:i] := SRC1[i+31:i];

                       ELSE DEST[i+31:i] := SRC2[31:0];

                  FI;

             ELSE

                  IF SRC1[i+31:i] < SRC2[i+31:i]

                       THEN DEST[i+31:i] := SRC1[i+31:i];

                       ELSE DEST[i+31:i] := SRC2[i+31:i];

             FI;

     FI;

     ELSE

             IF *merging-masking*                   ; merging-masking

                  THEN *DEST[i+31:i] remains unchanged*

                  ELSE                              ; zeroing-masking

                       DEST[i+31:i] := 0

             FI

FI;

ENDFOR;

DEST[MAXVL-1:VL] := 0

VPMINUQ (EVEX Encoded Versions)

(KL, VL) = (2, 128), (4, 256), (8, 512)

FOR j := 0 TO KL-1

i := j * 64

IF k1[j] OR *no writemask* THEN

     IF (EVEX.b = 1) AND (SRC2 *is memory*)

             THEN

                  IF SRC1[i+63:i] < SRC2[63:0]

                       THEN DEST[i+63:i] := SRC1[i+63:i];

                       ELSE DEST[i+63:i] := SRC2[63:0];

                  FI;

             ELSE

                  IF SRC1[i+63:i] < SRC2[i+63:i]

                       THEN DEST[i+63:i] := SRC1[i+63:i];

                       ELSE DEST[i+63:i] := SRC2[i+63:i];

             FI;

     FI;

     ELSE

             IF *merging-masking*                   ; merging-masking

                  THEN *DEST[i+63:i] remains unchanged*

                  ELSE                              ; zeroing-masking

                       DEST[i+63:i] := 0

             FI

FI;

ENDFOR;

DEST[MAXVL-1:VL] := 0

Intel C/C++ compilador intrínseco

VPMINUD __m512i _mm512_min_epu32( __m512i a, __m512i b);
VPMINUD __m512i _mm512_mask_min_epu32(__m512i s, __mmask16 k, __m512i a, __m512i b);
VPMINUD __m512i _mm512_maskz_min_epu32( __mmask16 k, __m512i a, __m512i b);
VPMINUQ __m512i _mm512_min_epu64( __m512i a, __m512i b);
VPMINUQ __m512i _mm512_mask_min_epu64(__m512i s, __mmask8 k, __m512i a, __m512i b);
VPMINUQ __m512i _mm512_maskz_min_epu64( __mmask8 k, __m512i a, __m512i b);
VPMINUD __m256i _mm256_mask_min_epu32(__m256i s, __mmask16 k, __m256i a, __m256i b);
VPMINUD __m256i _mm256_maskz_min_epu32( __mmask16 k, __m256i a, __m256i b);
VPMINUQ __m256i _mm256_mask_min_epu64(__m256i s, __mmask8 k, __m256i a, __m256i b);
VPMINUQ __m256i _mm256_maskz_min_epu64( __mmask8 k, __m256i a, __m256i b);
VPMINUD __m128i _mm_mask_min_epu32(__m128i s, __mmask8 k, __m128i a, __m128i b);
VPMINUD __m128i _mm_maskz_min_epu32( __mmask8 k, __m128i a, __m128i b);
VPMINUQ __m128i _mm_mask_min_epu64(__m128i s, __mmask8 k, __m128i a, __m128i b);
VPMINUQ __m128i _mm_maskz_min_epu64( __mmask8 k, __m128i a, __m128i b);
(V)PMINUD __m128i _mm_min_epu32 ( __m128i a, __m128i b);
VPMINUD __m256i _mm256_min_epu32 ( __m256i a, __m256i b);

SIMD coma flotante Excepciones

None.

Otras excepciones

Instrucciones no codificadas por EVEX, ver Tabla 2-21, "Tipo 4 Condiciones de Excepción de Clase".

Instrucciones codificadas por EVEX, ver Tabla 2-51, "Tipo E4 Clase Condiciones de Excepción."

PMINUD, PMINUQ

Codificaciones

Codificacion de operandos

A

B

C

Coste medido

Descripción#

Operación#

Intel C/C++ compilador intrínseco#

SIMD coma flotante Excepciones#

Otras excepciones#

Fuentes

Descripción

Operación

Intel C/C++ compilador intrínseco

SIMD coma flotante Excepciones

Otras excepciones