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Código fuente

VCVTUQQ2PH

Convertir Integers de Quadword Unsigned en Valores de FP16 empaquetados

estableVMJITAOTinstruccion

Codificaciones

OpcodeInstruccionOp/En64 bitsCompat/LegacyDescripcion
EVEX.128.F2.MAP5.W1 7A /rVCVTUQQ2PH xmm1{k1}{z}, xmm2/m128/m64bcstAValidoValidoConvertir dos integers de quadword sin signed packed AND AVX512VL) de xmm2/m128/m64bcst para los valores de FP16 OR AVX10.1 y almacenar el resultado en xmm1 sujeto a máscara de escritura k1.
EVEX.256.F2.MAP5.W1 7A /rVCVTUQQ2PH xmm1{k1}{z}, ymm2/m256/m64bcstAValidoValidoConvertir cuatro integers de quadword sin signed paquete AND AVX512VL) de ymm2/m256/m64bcst para los valores de FP16 OR AVX10.1 y almacenar el resultado en xmm1 sujeto a máscara de escritura k1.
EVEX.512.F2.MAP5.W1 7A /rVCVTUQQ2PH xmm1{k1}{z}, zmm2/m512/m64bcst {er}AValidoValidoConvertir ocho integers de quadword sin signed packed OR AVX10.1 de zmm2/m512/m64bcst en valores de FP16 empaquetados, y almacenar el resultado en xmm1 sujeto a máscara de escritura k1.

Codificacion de operandos

Cada modo es un valor de la columna Op/En de arriba. Dice en que campo de la instruccion codificada va cada operando, en el orden en que se escriben, y si la instruccion lo lee, lo escribe o ambas cosas.

A

  1. modrm.reg escriturabyte ModRM, campo reg (bits 5-3)
  2. modrm.rm lecturabyte ModRM, campo r/m (bits 2-0); con el byte SIB y el desplazamiento cuando el campo mod los pide

Tupla: Full

Coste medido

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Descripción

Esta instrucción convierte los enteros de quadword sin señal en el operando de origen para empaquetar los valores FP16 en el operando de destino. Los elementos de destino se actualizan según la máscara de escritura.

EVEX.vvvv está reservado y debe ser 1111b instrucciones de lo contrario #UD.

Si el resultado de la operación de conversión es desbordamiento y MXCSR.OM=0, entonces una excepción SIMD se elevará con OE=1, PE=1.

Operación

VCVTUQQ2PH dest, src
VL = 128, 256 or 512
KL := VL / 64

IF *SRC is a register* and (VL = 512) AND (EVEX.b = 1):
    SET_RM(EVEX.RC)

ELSE:
    SET_RM(MXCSR.RC)

FOR j := 0 TO KL-1:
    IF k1[j] OR *no writemask*:
          IF *SRC is memory* and EVEX.b = 1:
                tsrc := SRC.qword[0]
          ELSE
                tsrc := SRC.qword[j]
          DEST.fp16[j] := Convert_unsigned_integer64_to_fp16(tsrc)
    ELSE IF *zeroing*:
          DEST.fp16[j] := 0
    // else dest.fp16[j] remains unchanged

DEST[MAXVL-1:VL/4] := 0

Intel C/C++ compilador intrínseco

VCVTUQQ2PH __m128h _mm512_cvt_roundepu64_ph (__m512i a, int rounding);
VCVTUQQ2PH __m128h _mm512_mask_cvt_roundepu64_ph (__m128h src, __mmask8 k, __m512i a, int rounding);
VCVTUQQ2PH __m128h _mm512_maskz_cvt_roundepu64_ph (__mmask8 k, __m512i a, int rounding);
VCVTUQQ2PH __m128h _mm_cvtepu64_ph (__m128i a);
VCVTUQQ2PH __m128h _mm_mask_cvtepu64_ph (__m128h src, __mmask8 k, __m128i a);
VCVTUQQ2PH __m128h _mm_maskz_cvtepu64_ph (__mmask8 k, __m128i a);
VCVTUQQ2PH __m128h _mm256_cvtepu64_ph (__m256i a);
VCVTUQQ2PH __m128h _mm256_mask_cvtepu64_ph (__m128h src, __mmask8 k, __m256i a);
VCVTUQQ2PH __m128h _mm256_maskz_cvtepu64_ph (__mmask8 k, __m256i a);
VCVTUQQ2PH __m128h _mm512_cvtepu64_ph (__m512i a);
VCVTUQQ2PH __m128h _mm512_mask_cvtepu64_ph (__m128h src, __mmask8 k, __m512i a);
VCVTUQQ2PH __m128h _mm512_maskz_cvtepu64_ph (__mmask8 k, __m512i a);

SIMD coma flotante Excepciones

Overflow, Precision.

Otras excepciones

Instrucciones codificadas por EVEX, ver Tabla 2-48, "Tipo E2 Clase Condiciones de Excepción."

Fuentes