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Código fuente

VPSHRD

Datos de Concatenado y Shift Packed Derecho Logical

estableVMJITAOTinstruccion

Codificaciones

OpcodeInstruccionOp/En64 bitsCompat/LegacyDescripcion
EVEX.128.66.0F3A.W1 72 /r /ibVPSHRDW xmm1{k1}{z}, xmm2, xmm3/m128, imm8AValidoValidoResultado de destino concatenado y operandos de origen, AND AVX512VL) se desplaza a la derecha por un valor constante OR AVX10.1 en imm8 en xmm1.
EVEX.256.66.0F3A.W1 72 /r /ibVPSHRDW ymm1{k1}{z}, ymm2, ymm3/m256, imm8AValidoValidoResultado de destino concatenado y operandos de origen, AND AVX512VL) se desplaza a la derecha por un valor constante OR AVX10.1 en imm8 en ymm1.
EVEX.512.66.0F3A.W1 72 /r /ibVPSHRDW zmm1{k1}{z}, zmm2, zmm3/m512, imm8AValidoValidoDestino concatenado y resultado de extracto operandos de origen, OR AVX10.1 desplazado a la derecha por valor constante en imm8 a zmm1.
EVEX.128.66.0F3A.W0 73 /r /ibVPSHRDD xmm1{k1}{z}, xmm2, xmm3/m128/m32bcst, imm8BValidoValidoResultado de destino concatenado y operandos de origen, AND AVX512VL) se desplaza a la derecha por un valor constante OR AVX10.1 en imm8 en xmm1.
EVEX.256.66.0F3A.W0 73 /r /ibVPSHRDD ymm1{k1}{z}, ymm2, ymm3/m256/m32bcst, imm8BValidoValidoResultado de destino concatenado y operandos de origen, AND AVX512VL) se desplaza a la derecha por un valor constante OR AVX10.1 en imm8 en ymm1.
EVEX.512.66.0F3A.W0 73 /r /ibVPSHRDD zmm1{k1}{z}, zmm2, zmm3/m512/m32bcst, imm8BValidoValidoDestino concatenado y resultado de extracto operandos de origen, OR AVX10.1 desplazado a la derecha por valor constante en imm8 a zmm1.
EVEX.128.66.0F3A.W1 73 /r /ibVPSHRDQ xmm1{k1}{z}, xmm2, xmm3/m128/m64bcst, imm8BValidoValidoResultado de destino concatenado y operandos de origen, AND AVX512VL) se desplaza a la derecha por un valor constante OR AVX10.1 en imm8 en xmm1.
EVEX.256.66.0F3A.W1 73 /r /ibVPSHRDQ ymm1{k1}{z}, ymm2, ymm3/m256/m64bcst, imm8BValidoValidoResultado de destino concatenado y operandos de origen, AND AVX512VL) se desplaza a la derecha por un valor constante OR AVX10.1 en imm8 en ymm1.
EVEX.512.66.0F3A.W1 73 /r /ibVPSHRDQ zmm1{k1}{z}, zmm2, zmm3/m512/m64bcst, imm8BValidoValidoDestino concatenado y resultado de extracto operandos de origen, OR AVX10.1 desplazado a la derecha por valor constante en imm8 a zmm1.

Codificacion de operandos

Cada modo es un valor de la columna Op/En de arriba. Dice en que campo de la instruccion codificada va cada operando, en el orden en que se escriben, y si la instruccion lo lee, lo escribe o ambas cosas.

A

  1. modrm.reg escriturabyte ModRM, campo reg (bits 5-3)
  2. evex.vvvv lecturaprefijo EVEX, campo vvvv (invertido)
  3. modrm.rm lecturabyte ModRM, campo r/m (bits 2-0); con el byte SIB y el desplazamiento cuando el campo mod los pide
  4. imm8 lecturabyte inmediato que sigue a la instruccion

Tupla: Full Mem

B

  1. modrm.reg escriturabyte ModRM, campo reg (bits 5-3)
  2. evex.vvvv lecturaprefijo EVEX, campo vvvv (invertido)
  3. modrm.rm lecturabyte ModRM, campo r/m (bits 2-0); con el byte SIB y el desplazamiento cuando el campo mod los pide
  4. imm8 lecturabyte inmediato que sigue a la instruccion

Tupla: Full

Coste medido

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Descripción

Datos empaquetados concatenados, resultado de extracto se desplaza a la derecha por valor constante. Esta instrucción admite la supresión de la falla de memoria.

Operación

VPSHRDW DEST, SRC2, SRC3, imm8
(KL, VL) = (8, 128), (16, 256), (32, 512)
FOR j := 0 TO KL-1:

    IF MaskBit(j) OR *no writemask*:
          DEST.word[j] := concat(SRC3.word[j], SRC2.word[j]) >> (imm8 & 15)

    ELSE IF *zeroing*:
          DEST.word[j] := 0

    *ELSE DEST.word[j] remains unchanged*
DEST[MAX_VL-1:VL] := 0

VPSHRDD DEST, SRC2, SRC3, imm8
(KL, VL) = (4, 128), (8, 256), (16, 512)
FOR j := 0 TO KL-1:

    IF SRC3 is broadcast memop:
          tsrc3 := SRC3.dword[0]

    ELSE:
          tsrc3 := SRC3.dword[j]

    IF MaskBit(j) OR *no writemask*:
          DEST.dword[j] := concat(tsrc3, SRC2.dword[j]) >> (imm8 & 31)

    ELSE IF *zeroing*:
          DEST.dword[j] := 0

    *ELSE DEST.dword[j] remains unchanged*
DEST[MAX_VL-1:VL] := 0

VPSHRDQ DEST, SRC2, SRC3, imm8
(KL, VL) = (2, 128), (4, 256), (8, 512)
FOR j := 0 TO KL-1:

    IF SRC3 is broadcast memop:
          tsrc3 := SRC3.qword[0]

    ELSE:
          tsrc3 := SRC3.qword[j]

    IF MaskBit(j) OR *no writemask*:
          DEST.qword[j] := concat(tsrc3, SRC2.qword[j]) >> (imm8 & 63)

    ELSE IF *zeroing*:
          DEST.qword[j] := 0

    *ELSE DEST.qword[j] remains unchanged*
DEST[MAX_VL-1:VL] := 0

Intel C/C++ compilador intrínseco

VPSHRDQ __m128i _mm_shrdi_epi64(__m128i, __m128i, int);
VPSHRDQ __m128i _mm_mask_shrdi_epi64(__m128i, __mmask8, __m128i, __m128i, int);
VPSHRDQ __m128i _mm_maskz_shrdi_epi64(__mmask8, __m128i, __m128i, int);
VPSHRDQ __m256i _mm256_shrdi_epi64(__m256i, __m256i, int);
VPSHRDQ __m256i _mm256_mask_shrdi_epi64(__m256i, __mmask8, __m256i, __m256i, int);
VPSHRDQ __m256i _mm256_maskz_shrdi_epi64(__mmask8, __m256i, __m256i, int);
VPSHRDQ __m512i _mm512_shrdi_epi64(__m512i, __m512i, int);
VPSHRDQ __m512i _mm512_mask_shrdi_epi64(__m512i, __mmask8, __m512i, __m512i, int);
VPSHRDQ __m512i _mm512_maskz_shrdi_epi64(__mmask8, __m512i, __m512i, int);
VPSHRDD __m128i _mm_shrdi_epi32(__m128i, __m128i, int);
VPSHRDD __m128i _mm_mask_shrdi_epi32(__m128i, __mmask8, __m128i, __m128i, int);
VPSHRDD __m128i _mm_maskz_shrdi_epi32(__mmask8, __m128i, __m128i, int);
VPSHRDD __m256i _mm256_shrdi_epi32(__m256i, __m256i, int);
VPSHRDD __m256i _mm256_mask_shrdi_epi32(__m256i, __mmask8, __m256i, __m256i, int);
VPSHRDD __m256i _mm256_maskz_shrdi_epi32(__mmask8, __m256i, __m256i, int);
VPSHRDD __m512i _mm512_shrdi_epi32(__m512i, __m512i, int);
VPSHRDD __m512i _mm512_mask_shrdi_epi32(__m512i, __mmask16, __m512i, __m512i, int);
VPSHRDD __m512i _mm512_maskz_shrdi_epi32(__mmask16, __m512i, __m512i, int);
VPSHRDW __m128i _mm_shrdi_epi16(__m128i, __m128i, int);
VPSHRDW __m128i _mm_mask_shrdi_epi16(__m128i, __mmask8, __m128i, __m128i, int);
VPSHRDW __m128i _mm_maskz_shrdi_epi16(__mmask8, __m128i, __m128i, int);
VPSHRDW __m256i _mm256_shrdi_epi16(__m256i, __m256i, int);
VPSHRDW __m256i _mm256_mask_shrdi_epi16(__m256i, __mmask16, __m256i, __m256i, int);
VPSHRDW __m256i _mm256_maskz_shrdi_epi16(__mmask16, __m256i, __m256i, int);
VPSHRDW __m512i _mm512_shrdi_epi16(__m512i, __m512i, int);
VPSHRDW __m512i _mm512_mask_shrdi_epi16(__m512i, __mmask32, __m512i, __m512i, int);
VPSHRDW __m512i _mm512_maskz_shrdi_epi16(__mmask32, __m512i, __m512i, int);

SIMD coma flotante Excepciones

None.

Otras excepciones

Ver Tabla 2-51, "Tipo E4 Clase Condiciones de Excepción".

Fuentes