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Código fuente

VPTESTNMB, VPTESTNMW, VPTESTNMD, VPTESTNMQ

NAND lógico y conjunto

estableVMJITAOTinstruccion

Codificaciones

OpcodeInstruccionOp/En64 bitsCompat/LegacyDescripcion
EVEX.128.F3.0F38.W0 26 /rVPTESTNMB k2 {k1}, xmm2, xmm3/m128AValidoValidoBitwise NAND de integers de byte empaquetados en xmm2 y AVX512BW) OR xmm3/m128 y máscara de conjunto k2 para reflejar el estado cero/no AVX10.1 cero de cada elemento del resultado, bajo máscara de escritura k1.
EVEX.256.F3.0F38.W0 26 /rVPTESTNMB k2 {k1}, ymm2, ymm3/m256AValidoValidoBitwise NAND de integers de byte empaquetados en ymm2 y AVX512BW) OR ymm3/m256 y máscara de conjunto k2 para reflejar el estado cero/no AVX10.1 cero de cada elemento del resultado, bajo máscara de escritura k1.
EVEX.512.F3.0F38.W0 26 /rVPTESTNMB k2 {k1}, zmm2, zmm3/m512AValidoValidoBitwise NAND de integers de byte empaquetados en zmm2 y AVX512BW) OR zmm3/m512 y máscara de conjunto k2 para reflejar el estado cero/no AVX10.1 cero de cada elemento del resultado, bajo máscara de escritura k1.
EVEX.128.F3.0F38.W1 26 /rVPTESTNMW k2 {k1}, xmm2, xmm3/m128AValidoValidoBitwise NAND de enteros de palabras empaquetadas en xmm2 y AVX512BW) OR xmm3/m128 y máscara de conjunto k2 para reflejar el estado cero/no AVX10.1 cero de cada elemento del resultado, bajo máscara de escritura k1.
EVEX.256.F3.0F38.W1 26 /rVPTESTNMW k2 {k1}, ymm2, ymm3/m256AValidoValidoBitwise NAND de enteros de palabras empaquetadas en ymm2 y AVX512BW) OR ymm3/m256 y máscara de conjunto k2 para reflejar el estado cero/no AVX10.1 cero de cada elemento del resultado, bajo máscara de escritura k1.
EVEX.512.F3.0F38.W1 26 /rVPTESTNMW k2 {k1}, zmm2, zmm3/m512AValidoValidoBitwise NAND de enteros de palabras empaquetadas en zmm2 y AVX512BW) OR zmm3/m512 y máscara de conjunto k2 para reflejar el estado cero/no AVX10.1 cero de cada elemento del resultado, bajo máscara de escritura k1.
EVEX.128.F3.0F38.W0 27 /rVPTESTNMD k2 {k1}, xmm2, xmm3/m128/m32bcstBValidoValidoBitwise NAND de los enteros de doble palabra empaquetados en AVX512F) OR xmm2 y xmm3/m128/m32bcst y máscara de conjunto k2 a AVX10.1 reflejan el estado cero/no cero de cada elemento del resultado, bajo máscara de escritura k1.
EVEX.256.F3.0F38.W0 27 /rVPTESTNMD k2 {k1}, ymm2, ymm3/m256/m32bcstBValidoValidoBitwise NAND de los enteros de doble palabra empaquetados en AVX512F) OR ymm2 y ymm3/m256/m32bcst y máscara de conjunto k2 a AVX10.1 reflejan el estado cero/no cero de cada elemento del resultado, bajo máscara de escritura k1.
EVEX.512.F3.0F38.W0 27 /rVPTESTNMD k2 {k1}, zmm2, zmm3/m512/m32bcstBValidoValidoBitwise NAND de enteros de doble palabra empaquetados en OR AVX10.1 zmm2 y zmm3/m512/m32bcst y máscara de conjunto k2 para reflejar el estado cero/no cero de cada elemento del resultado, bajo máscara de escritura k1.
EVEX.128.F3.0F38.W1 27 /rVPTESTNMQ k2 {k1}, xmm2, xmm3/m128/m64bcstBValidoValidoBitwise NAND de integers de cuádpago empaquetados en xmm2 AVX512F) OR y xmm3/m128/m64bcst y máscara de conjunto k2 para reflejar AVX10.1 el estado cero/no cero de cada elemento del resultado, bajo máscara de escritura k1.
EVEX.256.F3.0F38.W1 27 /rVPTESTNMQ k2 {k1}, ymm2, ymm3/m256/m64bcstBValidoValidoBitwise NAND de integers de cuádpago empaquetados en ymm2 AVX512F) OR y ymm3/m256/m64bcst y máscara de conjunto k2 para reflejar AVX10.1 el estado cero/no cero de cada elemento del resultado, bajo máscara de escritura k1.
EVEX.512.F3.0F38.W1 27 /rVPTESTNMQ k2 {k1}, zmm2, zmm3/m512/m64bcstBValidoValidoBitwise NAND de los enteros de cuádpago empaquetados en zmm2 OR AVX10.1 y zmm3/m512/m64bcst y máscara de conjunto k2 para reflejar el estado cero/no cero de cada elemento del resultado, bajo máscara de escritura k1.

Codificacion de operandos

Cada modo es un valor de la columna Op/En de arriba. Dice en que campo de la instruccion codificada va cada operando, en el orden en que se escriben, y si la instruccion lo lee, lo escribe o ambas cosas.

A

  1. modrm.reg escriturabyte ModRM, campo reg (bits 5-3)
  2. evex.vvvv lecturaprefijo EVEX, campo vvvv (invertido)
  3. modrm.rm lecturabyte ModRM, campo r/m (bits 2-0); con el byte SIB y el desplazamiento cuando el campo mod los pide

Tupla: Full Mem

B

  1. modrm.reg escriturabyte ModRM, campo reg (bits 5-3)
  2. evex.vvvv lecturaprefijo EVEX, campo vvvv (invertido)
  3. modrm.rm lecturabyte ModRM, campo r/m (bits 2-0); con el byte SIB y el desplazamiento cuando el campo mod los pide

Tupla: Full

Coste medido

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Descripción

Realiza un bitwise lógico NAND operación en el elemento byte/word/doubleword/quadword de la primera fuente operand (el segundo operand) con el elemento correspondiente de la segunda fuente operand (el tercer operand) y almacena el resultado de comparación lógica en cada bit del destino operand (el primer operand) de acuerdo con el scriptmask k1. Cada bit del resultado se establece a 1 si el bitwise AND de los elementos correspondientes del primer y segundo src operandos es cero; de lo contrario se establece a 0.

EVEX codificado VPTESTNMD/Q: El primer operando de origen es un registro ZMM/YMM/XMM. El segundo operando de origen puede ser un registro ZMM/YMM/XMM, un 512/256/128-bit ubicación de memoria, o un vector 512/256/128-bit transmitido desde una ubicación de memoria de 32/64-bit. El destino se actualiza según la máscara de escritura.

EVEX codificado VPTESTNMB/W: El primer operando de origen es un registro ZMM/YMM/XMM. El segundo operando de origen puede ser un registro ZMM/YMM/XMM, un 512/256/128-bit ubicación de memoria. El destino se actualiza según la máscara de escritura.

Operación

VPTESTNMB
(KL, VL) = (16, 128), (32, 256), (64, 512)
FOR j := 0 TO KL-1

    i := j*8
    IF MaskBit(j) OR *no writemask*

          THEN
                 DEST[j] := (SRC1[i+7:i] BITWISE AND SRC2[i+7:i] == 0)? 1 : 0

          ELSE DEST[j] := 0; zeroing masking only
    FI
ENDFOR
DEST[MAX_KL-1:KL] := 0

VPTESTNMW
(KL, VL) = (8, 128), (16, 256), (32, 512)
FOR j := 0 TO KL-1

    i := j*16
    IF MaskBit(j) OR *no writemask*

          THEN
                DEST[j] := (SRC1[i+15:i] BITWISE AND SRC2[i+15:i] == 0)? 1 : 0

          ELSE DEST[j] := 0; zeroing masking only
    FI
ENDFOR
DEST[MAX_KL-1:KL] := 0


VPTESTNMD
(KL, VL) = (4, 128), (8, 256), (16, 512)
FOR j := 0 TO KL-1

    i := j*32
    IF MaskBit(j) OR *no writemask*

          THEN
                IF (EVEX.b = 1) AND (SRC2 *is memory*)
                       THEN DEST[i+31:i] := (SRC1[i+31:i] BITWISE AND SRC2[31:0] == 0)? 1 : 0
                       ELSE DEST[j] := (SRC1[i+31:i] BITWISE AND SRC2[i+31:i] == 0)? 1 : 0
                FI

          ELSE DEST[j] := 0; zeroing masking only
    FI
ENDFOR
DEST[MAX_KL-1:KL] := 0

VPTESTNMQ
(KL, VL) = (2, 128), (4, 256), (8, 512)
FOR j := 0 TO KL-1

    i := j*64
    IF MaskBit(j) OR *no writemask*

          THEN
                IF (EVEX.b = 1) AND (SRC2 *is memory*)
                       THEN DEST[j] := (SRC1[i+63:i] BITWISE AND SRC2[63:0] == 0)? 1 : 0;
                       ELSE DEST[j] := (SRC1[i+63:i] BITWISE AND SRC2[i+63:i] == 0)? 1 : 0;
                FI;

          ELSE DEST[j] := 0; zeroing masking only
    FI
ENDFOR
DEST[MAX_KL-1:KL] := 0

Intel C/C++ compilador intrínseco

VPTESTNMB __mmask64 _mm512_testn_epi8_mask( __m512i a, __m512i b);
VPTESTNMB __mmask64 _mm512_mask_testn_epi8_mask(__mmask64, __m512i a, __m512i b);
VPTESTNMB __mmask32 _mm256_testn_epi8_mask(__m256i a, __m256i b);
VPTESTNMB __mmask32 _mm256_mask_testn_epi8_mask(__mmask32, __m256i a, __m256i b);
VPTESTNMB __mmask16 _mm_testn_epi8_mask(__m128i a, __m128i b);
VPTESTNMB __mmask16 _mm_mask_testn_epi8_mask(__mmask16, __m128i a, __m128i b);
VPTESTNMW __mmask32 _mm512_testn_epi16_mask( __m512i a, __m512i b);
VPTESTNMW __mmask32 _mm512_mask_testn_epi16_mask(__mmask32, __m512i a, __m512i b);
VPTESTNMW __mmask16 _mm256_testn_epi16_mask(__m256i a, __m256i b);
VPTESTNMW __mmask16 _mm256_mask_testn_epi16_mask(__mmask16, __m256i a, __m256i b);
VPTESTNMW __mmask8 _mm_testn_epi16_mask(__m128i a, __m128i b);
VPTESTNMW __mmask8 _mm_mask_testn_epi16_mask(__mmask8, __m128i a, __m128i b);
VPTESTNMD __mmask16 _mm512_testn_epi32_mask( __m512i a, __m512i b);
VPTESTNMD __mmask16 _mm512_mask_testn_epi32_mask(__mmask16, __m512i a, __m512i b);
VPTESTNMD __mmask8 _mm256_testn_epi32_mask(__m256i a, __m256i b);
VPTESTNMD __mmask8 _mm256_mask_testn_epi32_mask(__mmask8, __m256i a, __m256i b);
VPTESTNMD __mmask8 _mm_testn_epi32_mask(__m128i a, __m128i b);
VPTESTNMD __mmask8 _mm_mask_testn_epi32_mask(__mmask8, __m128i a, __m128i b);
VPTESTNMQ __mmask8 _mm512_testn_epi64_mask(__m512i a, __m512i b);
VPTESTNMQ __mmask8 _mm512_mask_testn_epi64_mask(__mmask8, __m512i a, __m512i b);
VPTESTNMQ __mmask8 _mm256_testn_epi64_mask(__m256i a, __m256i b);
VPTESTNMQ __mmask8 _mm256_mask_testn_epi64_mask(__mmask8, __m256i a, __m256i b);
VPTESTNMQ __mmask8 _mm_testn_epi64_mask(__m128i a, __m128i b);
VPTESTNMQ __mmask8 _mm_mask_testn_epi64_mask(__mmask8, __m128i a, __m128i b);

SIMD coma flotante Excepciones

None.

Otras excepciones

VPTESTNMD/VPTESTNMQ: Ver Tabla 2-51, "Tipo E4 Clase Condiciones de Excepción." VPTESTNMB/VPTESTNMW: Ver Excepciones Tipo E4.nb en la tabla 2-51, "Tipo E4 Clase Condiciones de Excepción."

Fuentes