Vesta
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Código fuente

PMULLD, PMULLQ

Multiply Packed Integers y Store Low Result

estableVMJITAOTinstruccion

Codificaciones

OpcodeInstruccionOp/En64 bitsCompat/LegacyDescripcion
66 0F 38 40 /rPMULLD xmm1, xmm2/m128AValidoValidoMultiply el dword empaquetado enteros con signo en xmm1 y xmm2/m128 y almacenar los 32 bits bajos de cada producto en xmm1.
VEX.128.66.0F38.WIG 40 /rVPMULLD xmm1, xmm2, xmm3/m128BValidoValidoMultiply el dword empaquetado enteros con signo en xmm2 y xmm3/m128 y almacenar los 32 bits bajos de cada producto en xmm1.
VEX.256.66.0F38.WIG 40 /rVPMULLD ymm1, ymm2, ymm3/m256BValidoValidoMultiply el dword empaquetado enteros con signo en ymm2 y ymm3/m256 y almacenar los 32 bits bajos de cada producto en ymm1.
EVEX.128.66.0F38.W0 40 /rVPMULLD xmm1 {k1}{z}, xmm2, xmm3/m128/m32bcstCValidoValidoMultiply the packed dword enteros con signo in xmm2 y AVX512F) OR xmm3/m128/m32bcst y almacenar los 32 bits bajos de AVX10.1 cada producto en xmm1 bajo máscara de escritura k1.
EVEX.256.66.0F38.W0 40 /rVPMULLD ymm1 {k1}{z}, ymm2, ymm3/m256/m32bcstCValidoValidoMultiply the packed dword enteros con signo in ymm2 y AVX512F) OR ymm3/m256/m32bcst y almacenar los 32 bits bajos de AVX10.1 cada producto en ymm1 bajo máscara de escritura k1.
EVEX.512.66.0F38.W0 40 /rVPMULLD zmm1 {k1}{z}, zmm2, zmm3/m512/m32bcstCValidoValidoMultiply el dword empaquetado enteros con signo en zmm2 y OR AVX10.1 zmm3/m512/m32bcst y almacenar los 32 bits bajos de cada producto en zmm1 bajo máscara de escritura k1.
EVEX.128.66.0F38.W1 40 /rVPMULLQ xmm1 {k1}{z}, xmm2, xmm3/m128/m64bcstCValidoValidoMultiply el paquete qword enteros con signo en xmm2 y AVX512DQ) OR xmm3/m128/m64bcst y almacenar los 64 bits bajos de AVX10.1 cada producto en xmm1 bajo máscara de escritura k1.
EVEX.256.66.0F38.W1 40 /rVPMULLQ ymm1 {k1}{z}, ymm2, ymm3/m256/m64bcstCValidoValidoMultiply el paquete qword enteros con signo en ymm2 y AVX512DQ) OR ymm3/m256/m64bcst y almacenar los 64 bits bajos de AVX10.1 cada producto en ymm1 bajo máscara de escritura k1.
EVEX.512.66.0F38.W1 40 /rVPMULLQ zmm1 {k1}{z}, zmm2, zmm3/m512/m64bcstCValidoValidoMultiply el paquete qword enteros con signo en zmm2 y OR AVX10.1 zmm3/m512/m64bcst y almacenar los 64 bits bajos de cada producto en zmm1 bajo máscara de escritura k1.

Codificacion de operandos

Cada modo es un valor de la columna Op/En de arriba. Dice en que campo de la instruccion codificada va cada operando, en el orden en que se escriben, y si la instruccion lo lee, lo escribe o ambas cosas.

A

  1. modrm.reg lectura y escriturabyte ModRM, campo reg (bits 5-3)
  2. modrm.rm lecturabyte ModRM, campo r/m (bits 2-0); con el byte SIB y el desplazamiento cuando el campo mod los pide

B

  1. modrm.reg escriturabyte ModRM, campo reg (bits 5-3)
  2. vex.vvvv lecturaprefijo VEX, campo vvvv (invertido)
  3. modrm.rm lecturabyte ModRM, campo r/m (bits 2-0); con el byte SIB y el desplazamiento cuando el campo mod los pide

C

  1. modrm.reg escriturabyte ModRM, campo reg (bits 5-3)
  2. evex.vvvv lecturaprefijo EVEX, campo vvvv (invertido)
  3. modrm.rm lecturabyte ModRM, campo r/m (bits 2-0); con el byte SIB y el desplazamiento cuando el campo mod los pide

Tupla: Full

Coste medido

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Descripción

Realiza un SIMD firmado multiplicar de los enteros de dword/qword empaquetados firmados de cada elemento del primer operando de origen con el elemento correspondiente en el segundo operando de origen. Los bajos 32/64 bits de cada 64/128-bit resultados intermedios se almacenan en el operando de destino.

128-bit Legacy SSE versión: La primera fuente y operandos de destino son registros XMM. El segundo operando de origen es un registro XMM o una ubicación de memoria de 128 bits. Bits (MAXVL-1:128) del correspondiente registro de destino ZMM no se modifican.

VEX.128 versión codificada: La primera fuente y operandos de destino son registros XMM. El segundo operando de origen es un registro XMM o una ubicación de memoria de 128 bits. Bits (MAXVL-1:128) del registro ZMM correspondiente se ponen a cero.

VEX.256 versión codificada: El primer operando de origen es un registro YMM; El segundo operando de origen es un registro YMM o 256-bit ubicación de memoria. Bits (MAXVL-1:256) del destino correspondiente ZMM registro se ponen a cero.

EVEX versiones codificadas: El primer operando de origen es un registro ZMM/YMM/XMM. El segundo operando de origen es un registro ZMM/YMM/XMM, un 512/256/128-bit ubicación de memoria o un vector 512/256/128-bit transmitido desde una ubicación de memoria de 32/64-bit. El operando de destino es actualizado condicionalmente basado en máscara de escritura k1.

Operación

VPMULLQ (EVEX Encoded Versions)

(KL, VL) = (2, 128), (4, 256), (8, 512)

FOR j := 0 TO KL-1

i := j * 64

IF k1[j] OR *no writemask* THEN

             IF (EVEX.b == 1) AND (SRC2 *is memory*)

                  THEN Temp[127:0] := SRC1[i+63:i] * SRC2[63:0]

                  ELSE Temp[127:0] := SRC1[i+63:i] * SRC2[i+63:i]

             FI;

             DEST[i+63:i] := Temp[63:0]

     ELSE

             IF *merging-masking*         ; merging-masking

                  THEN *DEST[i+63:i] remains unchanged*

                  ELSE                    ; zeroing-masking

                    DEST[i+63:i] := 0

             FI

FI;

ENDFOR

DEST[MAXVL-1:VL] := 0

VPMULLD (EVEX Encoded Versions)

(KL, VL) = (4, 128), (8, 256), (16, 512)

FOR j := 0 TO KL-1

i := j * 32

IF k1[j] OR *no writemask* THEN

             IF (EVEX.b = 1) AND (SRC2 *is memory*)

                  THEN Temp[63:0] := SRC1[i+31:i] * SRC2[31:0]

                  ELSE Temp[63:0] := SRC1[i+31:i] * SRC2[i+31:i]

             FI;

             DEST[i+31:i] := Temp[31:0]

     ELSE

             IF *merging-masking*         ; merging-masking

                  *DEST[i+31:i] remains unchanged*

                  ELSE                    ; zeroing-masking

                    DEST[i+31:i] := 0

             FI

FI;

ENDFOR

DEST[MAXVL-1:VL] := 0


VPMULLD (VEX.256 Encoded Version)
Temp0[63:0] := SRC1[31:0] * SRC2[31:0]
Temp1[63:0] := SRC1[63:32] * SRC2[63:32]
Temp2[63:0] := SRC1[95:64] * SRC2[95:64]
Temp3[63:0] := SRC1[127:96] * SRC2[127:96]
Temp4[63:0] := SRC1[159:128] * SRC2[159:128]
Temp5[63:0] := SRC1[191:160] * SRC2[191:160]
Temp6[63:0] := SRC1[223:192] * SRC2[223:192]
Temp7[63:0] := SRC1[255:224] * SRC2[255:224]

DEST[31:0] := Temp0[31:0]
DEST[63:32] := Temp1[31:0]
DEST[95:64] := Temp2[31:0]
DEST[127:96] := Temp3[31:0]
DEST[159:128] := Temp4[31:0]
DEST[191:160] := Temp5[31:0]
DEST[223:192] := Temp6[31:0]
DEST[255:224] := Temp7[31:0]
DEST[MAXVL-1:256] := 0

VPMULLD (VEX.128 Encoded Version)
Temp0[63:0] := SRC1[31:0] * SRC2[31:0]
Temp1[63:0] := SRC1[63:32] * SRC2[63:32]
Temp2[63:0] := SRC1[95:64] * SRC2[95:64]
Temp3[63:0] := SRC1[127:96] * SRC2[127:96]
DEST[31:0] := Temp0[31:0]
DEST[63:32] := Temp1[31:0]
DEST[95:64] := Temp2[31:0]
DEST[127:96] := Temp3[31:0]
DEST[MAXVL-1:128] := 0

PMULLD (128-bit Legacy SSE Version)
Temp0[63:0] := DEST[31:0] * SRC[31:0]
Temp1[63:0] := DEST[63:32] * SRC[63:32]
Temp2[63:0] := DEST[95:64] * SRC[95:64]
Temp3[63:0] := DEST[127:96] * SRC[127:96]
DEST[31:0] := Temp0[31:0]
DEST[63:32] := Temp1[31:0]
DEST[95:64] := Temp2[31:0]
DEST[127:96] := Temp3[31:0]
DEST[MAXVL-1:128] (Unmodified)

Intel C/C++ compilador intrínseco

VPMULLD __m512i _mm512_mullo_epi32(__m512i a, __m512i b);
VPMULLD __m512i _mm512_mask_mullo_epi32(__m512i s, __mmask16 k, __m512i a, __m512i b);
VPMULLD __m512i _mm512_maskz_mullo_epi32( __mmask16 k, __m512i a, __m512i b);
VPMULLD __m256i _mm256_mask_mullo_epi32(__m256i s, __mmask8 k, __m256i a, __m256i b);
VPMULLD __m256i _mm256_maskz_mullo_epi32( __mmask8 k, __m256i a, __m256i b);
VPMULLD __m128i _mm_mask_mullo_epi32(__m128i s, __mmask8 k, __m128i a, __m128i b);
VPMULLD __m128i _mm_maskz_mullo_epi32( __mmask8 k, __m128i a, __m128i b);
VPMULLD __m256i _mm256_mullo_epi32(__m256i a, __m256i b);
PMULLD __m128i _mm_mullo_epi32(__m128i a, __m128i b);
VPMULLQ __m512i _mm512_mullo_epi64(__m512i a, __m512i b);
VPMULLQ __m512i _mm512_mask_mullo_epi64(__m512i s, __mmask8 k, __m512i a, __m512i b);
VPMULLQ __m512i _mm512_maskz_mullo_epi64( __mmask8 k, __m512i a, __m512i b);
VPMULLQ __m256i _mm256_mullo_epi64(__m256i a, __m256i b);
VPMULLQ __m256i _mm256_mask_mullo_epi64(__m256i s, __mmask8 k, __m256i a, __m256i b);
VPMULLQ __m256i _mm256_maskz_mullo_epi64( __mmask8 k, __m256i a, __m256i b);
VPMULLQ __m128i _mm_mullo_epi64(__m128i a, __m128i b);
VPMULLQ __m128i _mm_mask_mullo_epi64(__m128i s, __mmask8 k, __m128i a, __m128i b);
VPMULLQ __m128i _mm_maskz_mullo_epi64( __mmask8 k, __m128i a, __m128i b);

SIMD coma flotante Excepciones

None.

Otras excepciones

Instrucciones no codificadas por EVEX, ver Tabla 2-21, "Tipo 4 Condiciones de Excepción de Clase".

Instrucciones codificadas por EVEX, ver Tabla 2-51, "Tipo E4 Clase Condiciones de Excepción."

Fuentes