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源代码

ANDNPD

组合双精度浮点值的逻辑 AND NOT

stableVMJITAOTinstruction

编码

操作码指令Op/En64 位兼容/传统说明
66 0F 55 /rANDNPD xmm1, xmm2/m128A有效有效返回 xmm1 和 xmm2/ mem 中装入的双精度浮点值的位元逻辑 AND NOT 。
VEX.128.66.0F 55 /rVANDNPD xmm1, xmm2, xmm3/m128B有效有效返回 xmm2 和 xmm3/ mem 中装入的双精度浮点值的位元逻辑 AND NOT 。
VEX.256.66.0F 55/rVANDNPD ymm1, ymm2, ymm3/m256B有效有效返回 ymm2 和 ymm3/ mem 中装入的双精度浮点值的位元逻辑 AND NOT 。
EVEX.128.66.0F.W1 55 /rVANDNPD xmm1 {k1}{z}, xmm2, xmm3/m128/m64bcstC有效有效返回已打包的双张AVX512DQ的位逻辑 AND NOT) OR 精密浮点值 在 xmm2 和 AVX10.1 xmm3/m128/m64bcst 对象中写入 k1.
EVEX.256.66.0F.W1 55 /rVANDNPD ymm1 {k1}{z}, ymm2, ymm3/m256/m64bcstC有效有效返回已打包的双张AVX512DQ的位逻辑 AND NOT) OR 精密浮点值 在 ymm2 和 AVX10.1 ymm3/m256/m64bcst 对象中写入 k1.
EVEX.512.66.0F.W1 55 /rVANDNPD zmm1 {k1}{z}, zmm2, zmm3/m512/m64bcstC有效有效在 zmm2 和 zmm3/m512/m64bcst 中返回已装入的双倍 OR AVX10.1 精度 浮点值 的位逻辑 AND NOT 和 zmm2 和 zmm3/m512/m64bcst 的受试对象 写掩码 k1.

操作数编码

每个模式对应上表 Op/En 列的一个取值，说明各操作数按书写顺序分别编码在指令的哪个字段，以及指令对它是读、是写还是两者兼有。

A

  1. modrm.reg lectura y escrituraModRM 字节的 reg 字段（第 5-3 位）
  2. modrm.rm lecturaModRM 字节的 r/m 字段（第 2-0 位）；当 mod 字段要求时，还包括 SIB 字节和位移

B

  1. modrm.reg escrituraModRM 字节的 reg 字段（第 5-3 位）
  2. vex.vvvv lecturaVEX 前缀的 vvvv 字段（按位取反）
  3. modrm.rm lecturaModRM 字节的 r/m 字段（第 2-0 位）；当 mod 字段要求时，还包括 SIB 字节和位移

C

  1. modrm.reg escrituraModRM 字节的 reg 字段（第 5-3 位）
  2. evex.vvvv lecturaEVEX 前缀的 vvvv 字段（按位取反）
  3. modrm.rm lecturaModRM 字节的 r/m 字段（第 2-0 位）；当 mod 字段要求时，还包括 SIB 字节和位移

Tupla: Full

实测开销

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说明

从 第一源操作数 和 第二源操作数 中执行一个位元逻辑的 AND NOT,从 第一源操作数 和 第二源操作数 中执行四个或八个 打包双精度浮点值,并将结果存储在 目标操作数 中.

EVEX 编码版本 : 第一源操作数是一个ZMM/YMM/XMM登记册. 第二源操作数可以是ZMM/YMM/XMM的寄存器,512/256/128位的内存位置,也可以是512/256/128位的向量,从64位的内存位置广播. 目标操作数是一个ZMM/YMM/XMM的登记册,有条件的更新有写掩码 k1.

VEX.256 编码版本 : 第一源操作数是一个YMM登记册. 第二源操作数是一个YMM的寄存器或256位的内存位置. 目标操作数是一个YMM登记册. 对应的ZMM注册目的地被清零的上位(MAXVL-1:256).

VEX.128 编码版本 : 第一源操作数是一个XMM登记册. 第二源操作数是一个XMM的寄存器或128位的内存位置. 目标操作数是一个XMM登记册. 对应的ZMM注册目的地被清零的上位(MAXVL-1:128).

128位遗产 SSE 版本 : 第二个来源可以是XMM寄存器或128位的内存位置. 目的地与第一个来源的XMM寄存器没有区别,对应寄存器目的地的上位(MAXVL-1:128)没有修改.

行动

VANDNPD (EVEX Encoded Versions)

(KL, VL) = (2, 128), (4, 256), (8, 512)

FOR j := 0 TO KL-1

i := j * 64

IF k1[j] OR *no writemask*

             IF (EVEX.b == 1) AND (SRC2 *is memory*)

                  THEN

                    DEST[i+63:i] := (NOT(SRC1[i+63:i])) BITWISE AND SRC2[63:0]

                  ELSE

                    DEST[i+63:i] := (NOT(SRC1[i+63:i])) BITWISE AND SRC2[i+63:i]

             FI;

     ELSE

             IF *merging-masking*        ; merging-masking

                  THEN *DEST[i+63:i] remains unchanged*

                  ELSE                   ; zeroing-masking

                    DEST[i+63:i] = 0

             FI;

FI;

ENDFOR

DEST[MAXVL-1:VL] := 0

VANDNPD (VEX.256 Encoded Version)
DEST[63:0] := (NOT(SRC1[63:0])) BITWISE AND SRC2[63:0]
DEST[127:64] := (NOT(SRC1[127:64])) BITWISE AND SRC2[127:64]
DEST[191:128] := (NOT(SRC1[191:128])) BITWISE AND SRC2[191:128]
DEST[255:192] := (NOT(SRC1[255:192])) BITWISE AND SRC2[255:192]
DEST[MAXVL-1:256] := 0

VANDNPD (VEX.128 Encoded Version)
DEST[63:0] := (NOT(SRC1[63:0])) BITWISE AND SRC2[63:0]
DEST[127:64] := (NOT(SRC1[127:64])) BITWISE AND SRC2[127:64]
DEST[MAXVL-1:128] := 0

ANDNPD (128-bit Legacy SSE Version)
DEST[63:0] := (NOT(DEST[63:0])) BITWISE AND SRC[63:0]
DEST[127:64] := (NOT(DEST[127:64])) BITWISE AND SRC[127:64]
DEST[MAXVL-1:128] (Unmodified)

Intel C/C++ 内在编译器

VANDNPD __m512d _mm512_andnot_pd (__m512d a, __m512d b);
VANDNPD __m512d _mm512_mask_andnot_pd (__m512d s, __mmask8 k, __m512d a, __m512d b);
VANDNPD __m512d _mm512_maskz_andnot_pd (__mmask8 k, __m512d a, __m512d b);
VANDNPD __m256d _mm256_mask_andnot_pd (__m256d s, __mmask8 k, __m256d a, __m256d b);
VANDNPD __m256d _mm256_maskz_andnot_pd (__mmask8 k, __m256d a, __m256d b);
VANDNPD __m128d _mm_mask_andnot_pd (__m128d s, __mmask8 k, __m128d a, __m128d b);
VANDNPD __m128d _mm_maskz_andnot_pd (__mmask8 k, __m128d a, __m128d b);
VANDNPD __m256d _mm256_andnot_pd (__m256d a, __m256d b);
ANDNPD __m128d _mm_andnot_pd (__m128d a, __m128d b);

SIMD 浮点 例外

None.

其他例外

VEX-encoded 指令,参见表2-21,"第4类例外条件". EVEX-encoded 指令,参见表2-51,"第E4类例外条件".

来源