Vesta
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源代码

PHADDW, PHADDD

包装水平添加

stableVMJITAOTinstruction

编码

操作码指令Op/En64 位兼容/传统说明
NP 0F 38 01 /r1PHADDW mm1, mm2/m64RM有效有效水平增加16位整数,包到mm1.
66 0F 38 01 /rPHADDW xmm1, xmm2/m128RM有效有效水平增加16位整数,包到xmm1.
NP 0F 38 02 /rPHADDD mm1, mm2/m64RM有效有效水平增加32位整数,包成mm1.
66 0F 38 02 /rPHADDD xmm1, xmm2/m128RM有效有效水平增加32位整数,包成xmm1.
VEX.128.66.0F38.WIG 01 /rVPHADDW xmm1, xmm2, xmm3/m128RVM有效有效水平增加16位整数,包到xmm1.
VEX.128.66.0F38.WIG 02 /rVPHADDD xmm1, xmm2, xmm3/m128RVM有效有效水平增加32位整数,包成xmm1.
VEX.256.66.0F38.WIG 01 /rVPHADDW ymm1, ymm2, ymm3/m256RVM有效有效水平增加16位有符号整数,包到ymm1.
VEX.256.66.0F38.WIG 02 /rVPHADDD ymm1, ymm2, ymm3/m256RVM有效有效水平增加32位有符号整数,包到ymm1.

操作数编码

每个模式对应上表 Op/En 列的一个取值，说明各操作数按书写顺序分别编码在指令的哪个字段，以及指令对它是读、是写还是两者兼有。

RM

  1. modrm.reg lectura y escrituraModRM 字节的 reg 字段（第 5-3 位）
  2. modrm.rm lecturaModRM 字节的 r/m 字段（第 2-0 位）；当 mod 字段要求时，还包括 SIB 字节和位移

RVM

  1. modrm.reg escrituraModRM 字节的 reg 字段（第 5-3 位）
  2. vex.vvvv lecturaVEX 前缀的 vvvv 字段（按位取反）
  3. modrm.rm lecturaModRM 字节的 r/m 字段（第 2-0 位）；当 mod 字段要求时，还包括 SIB 字节和位移

实测开销

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说明

(V)PHADDW从源头和目标操作数水平地增加了两个相邻的16位有符号整数,并将16位签名的结果打包到目标操作数(第一个操作数). (V)PHADDD从源头和目标操作数水平地增加了两个相邻的32位有符号整数,并将32位签名结果打包到目标操作数(第一个操作数). 当源操作数是128位的内存操作数时,操作数必须在16字节边界或一般保护例外(#GP)上对齐.

请注意,这些指令可以在无签名或签名(两个"补充注")的整数上运行;然而,它并没有在EFLAGS寄存器中设置比特以表示溢出和/或结转. 为防止未被发现的溢出条件,软件必须控制运行在的值的范围.

遗产 SSE 指令 : 两个操作数都可以是MMX注册. 第二源操作数可以是MMX的寄存器,也可以是64位的内存位置.

128位遗产 SSE 版本 : 第一个来源和目标操作数是XMM登记册. 第二源操作数可以是XMM的寄存器,也可以是128位的内存位置. 相应的YMM目的地注册保持不变的位数(MAXVL-1:128).

在64位模式中,使用REX前缀访问额外的注册.

VEX.128 编码版本 : 第一个来源和目标操作数是XMM登记册. 第二源操作数可以是XMM的寄存器,也可以是128位的内存位置. 对应的YMM注册被清零的位数(MAXVL-1:128). VEX.256 编码版本 : 一级和二级源操作数低16字节的两个相邻数据元素的横向添加被打包到目标操作数低16字节中. 一级和二级源操作数高16字节的两个相邻数据元件的横向添加被打包成目标操作数高16字节. 第一个来源和目标操作数是YMM登记册. 第二源操作数可以是YMM的寄存器,也可以是256位的内存位置.

SRC2 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 X7 X6 X5 X4 X3 X2 X1 X0 SRC1

S7 S3 S3 S4 S3 S2 S1 S0

            255              0

Dest

图4-10. 256位 VPHADDD 指令操作

行动

PHADDW (With 64-bit Operands)
    mm1[15-0] = mm1[31-16] + mm1[15-0];
    mm1[31-16] = mm1[63-48] + mm1[47-32];
    mm1[47-32] = mm2/m64[31-16] + mm2/m64[15-0];
    mm1[63-48] = mm2/m64[63-48] + mm2/m64[47-32];

PHADDW (With 128-bit Operands)
    xmm1[15-0] = xmm1[31-16] + xmm1[15-0];
    xmm1[31-16] = xmm1[63-48] + xmm1[47-32];
    xmm1[47-32] = xmm1[95-80] + xmm1[79-64];
    xmm1[63-48] = xmm1[127-112] + xmm1[111-96];
    xmm1[79-64] = xmm2/m128[31-16] + xmm2/m128[15-0];
    xmm1[95-80] = xmm2/m128[63-48] + xmm2/m128[47-32];
    xmm1[111-96] = xmm2/m128[95-80] + xmm2/m128[79-64];
    xmm1[127-112] = xmm2/m128[127-112] + xmm2/m128[111-96];

VPHADDW (VEX.128 Encoded Version)
DEST[15:0] := SRC1[31:16] + SRC1[15:0]
DEST[31:16] := SRC1[63:48] + SRC1[47:32]
DEST[47:32] := SRC1[95:80] + SRC1[79:64]
DEST[63:48] := SRC1[127:112] + SRC1[111:96]
DEST[79:64] := SRC2[31:16] + SRC2[15:0]
DEST[95:80] := SRC2[63:48] + SRC2[47:32]
DEST[111:96] := SRC2[95:80] + SRC2[79:64]
DEST[127:112] := SRC2[127:112] + SRC2[111:96]
DEST[MAXVL-1:128] := 0


VPHADDW (VEX.256 Encoded Version)
DEST[15:0] := SRC1[31:16] + SRC1[15:0]
DEST[31:16] := SRC1[63:48] + SRC1[47:32]
DEST[47:32] := SRC1[95:80] + SRC1[79:64]
DEST[63:48] := SRC1[127:112] + SRC1[111:96]
DEST[79:64] := SRC2[31:16] + SRC2[15:0]
DEST[95:80] := SRC2[63:48] + SRC2[47:32]
DEST[111:96] := SRC2[95:80] + SRC2[79:64]
DEST[127:112] := SRC2[127:112] + SRC2[111:96]
DEST[143:128] := SRC1[159:144] + SRC1[143:128]
DEST[159:144] := SRC1[191:176] + SRC1[175:160]
DEST[175:160] := SRC1[223:208] + SRC1[207:192]
DEST[191:176] := SRC1[255:240] + SRC1[239:224]
DEST[207:192] := SRC2[127:112] + SRC2[143:128]
DEST[223:208] := SRC2[159:144] + SRC2[175:160]
DEST[239:224] := SRC2[191:176] + SRC2[207:192]
DEST[255:240] := SRC2[223:208] + SRC2[239:224]

PHADDD (With 64-bit Operands)
    mm1[31-0] = mm1[63-32] + mm1[31-0];
    mm1[63-32] = mm2/m64[63-32] + mm2/m64[31-0];

PHADDD (With 128-bit Operands)
    xmm1[31-0] = xmm1[63-32] + xmm1[31-0];
    xmm1[63-32] = xmm1[127-96] + xmm1[95-64];
    xmm1[95-64] = xmm2/m128[63-32] + xmm2/m128[31-0];
    xmm1[127-96] = xmm2/m128[127-96] + xmm2/m128[95-64];

VPHADDD (VEX.128 Encoded Version)
DEST[31-0] := SRC1[63-32] + SRC1[31-0]
DEST[63-32] := SRC1[127-96] + SRC1[95-64]
DEST[95-64] := SRC2[63-32] + SRC2[31-0]
DEST[127-96] := SRC2[127-96] + SRC2[95-64]
DEST[MAXVL-1:128] := 0

VPHADDD (VEX.256 Encoded Version)
DEST[31-0] := SRC1[63-32] + SRC1[31-0]
DEST[63-32] := SRC1[127-96] + SRC1[95-64]
DEST[95-64] := SRC2[63-32] + SRC2[31-0]
DEST[127-96] := SRC2[127-96] + SRC2[95-64]
DEST[159-128] := SRC1[191-160] + SRC1[159-128]
DEST[191-160] := SRC1[255-224] + SRC1[223-192]
DEST[223-192] := SRC2[191-160] + SRC2[159-128]
DEST[255-224] := SRC2[255-224] + SRC2[223-192]

Intel C/C++ 内在编译器

PHADDW __m64 _mm_hadd_pi16 (__m64 a, __m64 b) PHADDD __m64 _mm_hadd_pi32 (__m64 a, __m64 b) (V)PHADDW __m128i _mm_hadd_epi16 (__m128i a, __m128i b) (V)PHADDD __m128i _mm_hadd_epi32 (__m128i a, __m128i b) VPHADDW __m256i _mm256_hadd_epi16 (__m256i a, __m256i b) VPHADDD __m256i _mm256_hadd_epi32 (__m256i a, __m256i b);

SIMD 浮点 例外

None.

其他例外

见表2-21,"第4类例外条件",另外:

#UD               If VEX.L = 1.

来源