Vesta
中文
源代码

VPSRLVW, VPSRLVD, VPSRLVQ

可变位右移逻辑

stableVMJITAOTinstruction

编码

操作码指令Op/En64 位兼容/传统说明
VEX.128.66.0F38.W0 45 /rVPSRLVD xmm1, xmm2, xmm3/m128A有效有效按 xmm3/m128 相应元素中指定的量将 xmm2 右侧的双字移到 0s 中.
VEX.128.66.0F38.W1 45 /rVPSRLVQ xmm1, xmm2, xmm3/m128A有效有效按 xmm3/m128 相应元素中指定的量将 xmm2 右侧的四字移到 0s 中。
VEX.256.66.0F38.W0 45 /rVPSRLVD ymm1, ymm2, ymm3/m256A有效有效按 ymm3/m256 相应元素中指定的量将 ymm2 右侧的双字移到 0s 中.
VEX.256.66.0F38.W1 45 /rVPSRLVQ ymm1, ymm2, ymm3/m256A有效有效按 ymm3/m256 相应元素中指定的量将 ymm2 右侧的四字移到 0s 中。
EVEX.128.66.0F38.W1 10 /rVPSRLVW xmm1 {k1}{z}, xmm2, xmm3/m128B有效有效按 AVX512BW 指定的量将 xmm2 右侧的单词移位,或 xmm3/m128 的相应元素,而 AVX10.1 则使用 写掩码 k1 以 0s 移动.
EVEX.256.66.0F38.W1 10 /rVPSRLVW ymm1 {k1}{z}, ymm2, ymm3/m256B有效有效按 AVX512BW 指定的量将 ymm2 右侧的单词移位,或 ymm3/m256 的相应元素,而 AVX10.1 则使用 写掩码 k1 以 0s 移动.
EVEX.512.66.0F38.W1 10 /rVPSRLVW zmm1 {k1}{z}, zmm2, zmm3/m512B有效有效在使用 writemask k1 的 0s 中,按 OR AVX10.1 中指定zmm3/m512 的相应元素,右移 zmm2 中的单词.
EVEX.128.66.0F38.W0 45 /rVPSRLVD xmm1 {k1}{z}, xmm2, xmm3/m128/m32bcstC有效有效Xmm2右侧的双字移动量为AVX512F) OR 指定在AVX10.1 xmm3/m128/m32bcst的相应元素中,同时使用writemask k1在0s中移动.
EVEX.256.66.0F38.W0 45 /rVPSRLVD ymm1 {k1}{z}, ymm2, ymm3/m256/m32bcstC有效有效Ymm2右侧的双字移动量为AVX512F) OR 指定在AVX10.1 ymm3/m256/m32bcst的相应元素中,同时使用writemask k1在0s中移动.
EVEX.512.66.0F38.W0 45 /rVPSRLVD zmm1 {k1}{z}, zmm2, zmm3/m512/m32bcstC有效有效在使用 写掩码 k1 的 0s 中,用 zmm3/m512/m32bcst 的对应元素指定的数量移动 zmm2 右侧的双字 OR AVX10.1 。
EVEX.128.66.0F38.W1 45 /rVPSRLVQ xmm1 {k1}{z}, xmm2, xmm3/m128/m64bcstC有效有效以量 AVX512F 右移 xmm2 中的四字 OR 指定于 AVX10.1 xmm3/m128/m64bcst 的相应元素中,同时使用 writemask k1 以 0s 移动.
EVEX.256.66.0F38.W1 45 /rVPSRLVQ ymm1 {k1}{z}, ymm2, ymm3/m256/m64bcstC有效有效以量 AVX512F 右移 ymm2 中的四字 OR 指定于 AVX10.1 ymm3/m256/m64bcst 的相应元素中,同时使用 writemask k1 以 0s 移动.
EVEX.512.66.0F38.W1 45 /rVPSRLVQ zmm1 {k1}{z}, zmm2, zmm3/m512/m64bcstC有效有效使用 writemask k1 在 0s 中移动 zmm2 右侧的四字,以数量 OR AVX10.1 指定于 zmm3/m512/m64bcst 的相应元素.

操作数编码

每个模式对应上表 Op/En 列的一个取值，说明各操作数按书写顺序分别编码在指令的哪个字段，以及指令对它是读、是写还是两者兼有。

A

  1. modrm.reg escrituraModRM 字节的 reg 字段（第 5-3 位）
  2. vex.vvvv lecturaVEX 前缀的 vvvv 字段（按位取反）
  3. modrm.rm lecturaModRM 字节的 r/m 字段（第 2-0 位）；当 mod 字段要求时，还包括 SIB 字节和位移

B

  1. modrm.reg escrituraModRM 字节的 reg 字段（第 5-3 位）
  2. evex.vvvv lecturaEVEX 前缀的 vvvv 字段（按位取反）
  3. modrm.rm lecturaModRM 字节的 r/m 字段（第 2-0 位）；当 mod 字段要求时，还包括 SIB 字节和位移

Tupla: Full Mem

C

  1. modrm.reg escrituraModRM 字节的 reg 字段（第 5-3 位）
  2. evex.vvvv lecturaEVEX 前缀的 vvvv 字段（按位取反）
  3. modrm.rm lecturaModRM 字节的 r/m 字段（第 2-0 位）；当 mod 字段要求时，还包括 SIB 字节和位移

Tupla: Full

实测开销

正在从 arch-data 加载实测数据...

说明

将 第一源操作数 中单个数据元素中的位数(字,双字或四字)按 第二源操作数 中相应数据元素的计数值向右移动. 随着数据元素中的位移右转,空高序位被清除(设置为0).

计数值在 第二源操作数 的每个数据元素中分别指定. 如果 第二源操作数 的相应数据元素中指定的无符号整数值大于 15(对于单词),31(对于双词),或63(对于四词),则目的地数据元素以 0 写成.

VEX.128 编码版本 : 目的地和第一个源操作数是XMM登记册. 计数操作数可以是XMM的寄存器,也可以是128位的内存位置. 对应目的地的比特(MAXVL-1:128)注册被清零.

VEX.256 编码版本 : 目的地和第一个源操作数是YMM登记册. 计数操作数可以是YMM寄存器,也可以是256位内存. 对应的ZMM注册被清零的位数(MAXVL-1:256).

EVEX编码为VPSRLVD/Q: 目的地和第一个源操作数是ZMM/YMM/XMM登记册. 操作数的计数可以是ZMM/YMM/XMM的计数器,512/256/128位内存位置的计数器或从32/64位内存位置广播的512位矢量器. 目的地以写掩码 k1有条件更新.

EVEX 编码为 VPSRLVW : 目的地和第一个源操作数是ZMM/YMM/XMM登记册. 操作数的计数可以是ZMM/YMM/XMM的计数器,即512/256/128位的内存位置. 目的地以写掩码 k1有条件更新.

行动

VPSRLVW (EVEX encoded version)
(KL, VL) = (8, 128), (16, 256), (32, 512)

FOR j := 0 TO KL-1

i := j * 16

IF k1[j] OR *no writemask*

     THEN DEST[i+15:i] := ZeroExtend(SRC1[i+15:i] >> SRC2[i+15:i])

     ELSE

             IF *merging-masking*             ; merging-masking

                 THEN *DEST[i+15:i] remains unchanged*

                 ELSE                         ; zeroing-masking

                    DEST[i+15:i] := 0

             FI

FI;

ENDFOR;

DEST[MAXVL-1:VL] := 0;


VPSRLVD (VEX.128 version)
COUNT_0 := SRC2[31 : 0]

    (* Repeat Each COUNT_i for the 2nd through 4th dwords of SRC2*)
COUNT_3 := SRC2[127 : 96];
IF COUNT_0 < 32 THEN

    DEST[31:0] := ZeroExtend(SRC1[31:0] >> COUNT_0);
ELSE

    DEST[31:0] := 0;
    (* Repeat shift operation for 2nd through 4th dwords *)
IF COUNT_3 < 32 THEN
    DEST[127:96] := ZeroExtend(SRC1[127:96] >> COUNT_3);
ELSE
    DEST[127:96] := 0;
DEST[MAXVL-1:128] := 0;

VPSRLVD (VEX.256 version)
COUNT_0 := SRC2[31 : 0];

    (* Repeat Each COUNT_i for the 2nd through 7th dwords of SRC2*)
COUNT_7 := SRC2[255 : 224];
IF COUNT_0 < 32 THEN
DEST[31:0] := ZeroExtend(SRC1[31:0] >> COUNT_0);
ELSE
DEST[31:0] := 0;

    (* Repeat shift operation for 2nd through 7th dwords *)
IF COUNT_7 < 32 THEN

    DEST[255:224] := ZeroExtend(SRC1[255:224] >> COUNT_7);
ELSE

    DEST[255:224] := 0;
DEST[MAXVL-1:256] := 0;

VPSRLVD (EVEX encoded version)

(KL, VL) = (4, 128), (8, 256), (16, 512)

FOR j := 0 TO KL-1

i := j * 32

IF k1[j] OR *no writemask* THEN

             IF (EVEX.b = 1) AND (SRC2 *is memory*)

                  THEN DEST[i+31:i] := ZeroExtend(SRC1[i+31:i] >> SRC2[31:0])

                  ELSE DEST[i+31:i] := ZeroExtend(SRC1[i+31:i] >> SRC2[i+31:i])

             FI;

     ELSE

             IF *merging-masking*         ; merging-masking

                  THEN *DEST[i+31:i] remains unchanged*

                  ELSE                    ; zeroing-masking

                    DEST[i+31:i] := 0

             FI

FI;

ENDFOR;

DEST[MAXVL-1:VL] := 0;


VPSRLVQ (VEX.128 version)
COUNT_0 := SRC2[63 : 0];
COUNT_1 := SRC2[127 : 64];
IF COUNT_0 < 64 THEN

    DEST[63:0] := ZeroExtend(SRC1[63:0] >> COUNT_0);
ELSE

    DEST[63:0] := 0;
IF COUNT_1 < 64 THEN

    DEST[127:64] := ZeroExtend(SRC1[127:64] >> COUNT_1);
ELSE

    DEST[127:64] := 0;
DEST[MAXVL-1:128] := 0;

VPSRLVQ (VEX.256 version)
COUNT_0 := SRC2[63 : 0];

    (* Repeat Each COUNT_i for the 2nd through 4th dwords of SRC2*)
COUNT_3 := SRC2[255 : 192];
IF COUNT_0 < 64 THEN
DEST[63:0] := ZeroExtend(SRC1[63:0] >> COUNT_0);
ELSE
DEST[63:0] := 0;

    (* Repeat shift operation for 2nd through 4th dwords *)
IF COUNT_3 < 64 THEN

    DEST[255:192] := ZeroExtend(SRC1[255:192] >> COUNT_3);
ELSE

    DEST[255:192] := 0;
DEST[MAXVL-1:256] := 0;

VPSRLVQ (EVEX encoded version)

(KL, VL) = (2, 128), (4, 256), (8, 512)

FOR j := 0 TO KL-1

i := j * 64

IF k1[j] OR *no writemask* THEN

             IF (EVEX.b = 1) AND (SRC2 *is memory*)

                  THEN DEST[i+63:i] := ZeroExtend(SRC1[i+63:i] >> SRC2[63:0])

                  ELSE DEST[i+63:i] := ZeroExtend(SRC1[i+63:i] >> SRC2[i+63:i])

             FI;

     ELSE

             IF *merging-masking*        ; merging-masking

                  THEN *DEST[i+63:i] remains unchanged*

                  ELSE                   ; zeroing-masking

                    DEST[i+63:i] := 0

             FI

FI;

ENDFOR;

DEST[MAXVL-1:VL] := 0;

Intel C/C++ 内在编译器

VPSRLVW __m512i _mm512_srlv_epi16(__m512i a, __m512i cnt);
VPSRLVW __m512i _mm512_mask_srlv_epi16(__m512i s, __mmask32 k, __m512i a, __m512i cnt);
VPSRLVW __m512i _mm512_maskz_srlv_epi16( __mmask32 k, __m512i a, __m512i cnt);
VPSRLVW __m256i _mm256_mask_srlv_epi16(__m256i s, __mmask16 k, __m256i a, __m256i cnt);
VPSRLVW __m256i _mm256_maskz_srlv_epi16( __mmask16 k, __m256i a, __m256i cnt);
VPSRLVW __m128i _mm_mask_srlv_epi16(__m128i s, __mmask8 k, __m128i a, __m128i cnt);
VPSRLVW __m128i _mm_maskz_srlv_epi16( __mmask8 k, __m128i a, __m128i cnt);
VPSRLVW __m256i _mm256_srlv_epi32 (__m256i m, __m256i count) VPSRLVD __m512i _mm512_srlv_epi32(__m512i a, __m512i cnt);
VPSRLVD __m512i _mm512_mask_srlv_epi32(__m512i s, __mmask16 k, __m512i a, __m512i cnt);
VPSRLVD __m512i _mm512_maskz_srlv_epi32( __mmask16 k, __m512i a, __m512i cnt);
VPSRLVD __m256i _mm256_mask_srlv_epi32(__m256i s, __mmask8 k, __m256i a, __m256i cnt);
VPSRLVD __m256i _mm256_maskz_srlv_epi32( __mmask8 k, __m256i a, __m256i cnt);
VPSRLVD __m128i _mm_mask_srlv_epi32(__m128i s, __mmask8 k, __m128i a, __m128i cnt);
VPSRLVD __m128i _mm_maskz_srlv_epi32( __mmask8 k, __m128i a, __m128i cnt);
VPSRLVQ __m512i _mm512_srlv_epi64(__m512i a, __m512i cnt);
VPSRLVQ __m512i _mm512_mask_srlv_epi64(__m512i s, __mmask8 k, __m512i a, __m512i cnt);
VPSRLVQ __m512i _mm512_maskz_srlv_epi64( __mmask8 k, __m512i a, __m512i cnt);
VPSRLVQ __m256i _mm256_mask_srlv_epi64(__m256i s, __mmask8 k, __m256i a, __m256i cnt);
VPSRLVQ __m256i _mm256_maskz_srlv_epi64( __mmask8 k, __m256i a, __m256i cnt);
VPSRLVQ __m128i _mm_mask_srlv_epi64(__m128i s, __mmask8 k, __m128i a, __m128i cnt);
VPSRLVQ __m128i _mm_maskz_srlv_epi64( __mmask8 k, __m128i a, __m128i cnt);
VPSRLVQ __m256i _mm256_srlv_epi64 (__m256i m, __m256i count) VPSRLVD __m128i _mm_srlv_epi32( __m128i a, __m128i cnt);
VPSRLVQ __m128i _mm_srlv_epi64( __m128i a, __m128i cnt);

SIMD 浮点 例外

None.

其他例外

VEX-encoded指令,参见表2-21"第4类例外条件".

EVEX-encoded VPSRLVD/Q,参见表2-51"Type E4类例外条件".

EVEX-encoded VPSRLVW,参见表2-51中的例外类型E4.nb,"Type E4类例外条件".

来源