Vesta
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Código fuente

PAND

Logical AND

estableVMJITAOTinstruccion

Codificaciones

OpcodeInstruccionOp/En64 bitsCompat/LegacyDescripcion
NP 0F DB /r1PAND mm, mm/m64AValidoValidoBitwise AND mm/m64 y mm.
66 0F DB /rPAND xmm1, xmm2/m128AValidoValidoBitwise AND de xmm2/m128 y xmm1.
VEX.128.66.0F.WIG DB /rVPAND xmm1, xmm2, xmm3/m128BValidoValidoBitwise AND de xmm3/m128 y xmm.
VEX.256.66.0F.WIG DB /rVPAND ymm1, ymm2, ymm3/.m256BValidoValidoBitwise AND de ymm2, y ymm3/m256 y resultado de la tienda en ymm1.
EVEX.128.66.0F.W0 DB /rVPANDD xmm1 {k1}{z}, xmm2, xmm3/m128/m32bcstCValidoValidoBitwise AND de enteros de doble palabra empaquetados en AVX512F) OR xmm2 y xmm3/m128/m32bcst y resultado de la tienda AVX10.1 en xmm1 utilizando máscara de escritura k1.
EVEX.256.66.0F.W0 DB /rVPANDD ymm1 {k1}{z}, ymm2, ymm3/m256/m32bcstCValidoValidoBitwise AND de enteros de doble palabra empaquetados en AVX512F) OR ymm2 y ymm3/m256/m32bcst y resultado de la tienda AVX10.1 en ymm1 utilizando máscara de escritura k1.
EVEX.512.66.0F.W0 DB /rVPANDD zmm1 {k1}{z}, zmm2, zmm3/m512/m32bcstCValidoValidoBitwise AND de enteros de doble palabra empaquetados en OR AVX10.1 zmm2 y zmm3/m512/m32bcst y resultado de la tienda en zmm1 utilizando máscara de escritura k1.
EVEX.128.66.0F.W1 DB /rVPANDQ xmm1 {k1}{z}, xmm2, xmm3/m128/m64bcstCValidoValidoBitwise AND de los enteros de cuádpago empaquetados en xmm2 AVX512F) OR y xmm3/m128/m64bcst y resultado de la tienda en AVX10.1 xmm1 utilizando máscara de escritura k1.
EVEX.256.66.0F.W1 DB /rVPANDQ ymm1 {k1}{z}, ymm2, ymm3/m256/m64bcstCValidoValidoBitwise AND de los enteros de cuádpago empaquetados en ymm2 AVX512F) OR y ymm3/m256/m64bcst y resultado de la tienda en AVX10.1 ymm1 utilizando máscara de escritura k1.
EVEX.512.66.0F.W1 DB /rVPANDQ zmm1 {k1}{z}, zmm2, zmm3/m512/m64bcstCValidoValidoBitwise AND de los enteros de cuádpago empaquetados en zmm2 OR AVX10.1 y zmm3/m512/m64bcst y resultado de la tienda en zmm1 utilizando máscara de escritura k1.

Codificacion de operandos

Cada modo es un valor de la columna Op/En de arriba. Dice en que campo de la instruccion codificada va cada operando, en el orden en que se escriben, y si la instruccion lo lee, lo escribe o ambas cosas.

A

  1. modrm.reg lectura y escriturabyte ModRM, campo reg (bits 5-3)
  2. modrm.rm lecturabyte ModRM, campo r/m (bits 2-0); con el byte SIB y el desplazamiento cuando el campo mod los pide

B

  1. modrm.reg escriturabyte ModRM, campo reg (bits 5-3)
  2. vex.vvvv lecturaprefijo VEX, campo vvvv (invertido)
  3. modrm.rm lecturabyte ModRM, campo r/m (bits 2-0); con el byte SIB y el desplazamiento cuando el campo mod los pide

C

  1. modrm.reg escriturabyte ModRM, campo reg (bits 5-3)
  2. evex.vvvv lecturaprefijo EVEX, campo vvvv (invertido)
  3. modrm.rm lecturabyte ModRM, campo r/m (bits 2-0); con el byte SIB y el desplazamiento cuando el campo mod los pide

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Descripción

Realiza un bitwise lógico AND operación en el primer operando de origen y segundo operando de origen y almacena el resultado en el operando de destino. Cada bit del resultado se establece a 1 si los bits correspondientes de la primera y segunda operandos son 1, de lo contrario se establece a 0.

En modo de 64 bits y no codificado con VEX/EVEX, utilizando un prefijo REX en forma de REX.R permite esta instrucción para acceder a registros adicionales (XMM8-XMM15).

Legacy SSE instrucciones: El operando de origen puede ser un registro de tecnología MMX o una ubicación de memoria de 64 bits. El operando de destino puede ser un registro de tecnología MMX.

128-bit Legacy SSE versión: El primer operando de origen es un registro XMM. El segundo operando puede ser un registro XMM o una ubicación de memoria de 128 bits. El destino no es distinto del registro XMM de primera fuente y los bits superiores (MAXVL-1:128) del destino de registro ZMM correspondiente no son modificados.

EVEX versiones codificadas: El primer operando de origen es un registro ZMM/YMM/XMM. El segundo operando de origen puede ser un registro ZMM/YMM/XMM, un 512/256/128-bit ubicación de memoria o un vector 512/256/128-bit transmitido desde una ubicación de memoria de 32/64-bit. El operando de destino es un ZMM/YMM/XMM registro actualizado condicionalmente con máscara de escritura k1 a 32/64-bit granularidad.

VEX.256 versiones codificadas: El primer operando de origen es un registro YMM. El segundo operando de origen es un registro YMM o una ubicación de memoria de 256 bits. El operando de destino es un registro YMM. Los bits superiores (MAXVL-1:256) del destino de registro ZMM correspondiente se ponen a cero.

VEX.128 versiones codificadas: El primer operando de origen es un registro XMM. El segundo operando de origen es un registro XMM o 128 bits ubicación de memoria. El operando de destino es un registro XMM. Los bits superiores (MAXVL-1:128) del destino de registro ZMM correspondiente se ponen a cero.

Operación

PAND (64-bit Operand)
DEST := DEST AND SRC

PAND (128-bit Legacy SSE Version)
DEST := DEST AND SRC
DEST[MAXVL-1:128] (Unmodified)

VPAND (VEX.128 Encoded Version)
DEST := SRC1 AND SRC2
DEST[MAXVL-1:128] := 0

VPAND (VEX.256 Encoded Instruction)
DEST[255:0] := (SRC1[255:0] AND SRC2[255:0])
DEST[MAXVL-1:256] := 0

VPANDD (EVEX Encoded Versions)

(KL, VL) = (4, 128), (8, 256), (16, 512)

FOR j := 0 TO KL-1

i := j * 32

IF k1[j] OR *no writemask*

     THEN

             IF (EVEX.b = 1) AND (SRC2 *is memory*)

                   THEN DEST[i+31:i] := SRC1[i+31:i] BITWISE AND SRC2[31:0]

                   ELSE DEST[i+31:i] := SRC1[i+31:i] BITWISE AND SRC2[i+31:i]

             FI;

     ELSE

             IF *merging-masking*             ; merging-masking

                   THEN *DEST[i+31:i] remains unchanged*

                   ELSE                       ; zeroing-masking

                    DEST[i+31:i] := 0

             FI

FI;

ENDFOR

DEST[MAXVL-1:VL] := 0


VPANDQ (EVEX Encoded Versions)

(KL, VL) = (2, 128), (4, 256), (8, 512)

FOR j := 0 TO KL-1

i := j * 64

IF k1[j] OR *no writemask*

     THEN

             IF (EVEX.b = 1) AND (SRC2 *is memory*)

                   THEN DEST[i+63:i] := SRC1[i+63:i] BITWISE AND SRC2[63:0]

                   ELSE DEST[i+63:i] := SRC1[i+63:i] BITWISE AND SRC2[i+63:i]

             FI;

     ELSE

             IF *merging-masking*        ; merging-masking

                   THEN *DEST[i+63:i] remains unchanged*

                   ELSE                  ; zeroing-masking

                    DEST[i+63:i] := 0

             FI

FI;

ENDFOR

DEST[MAXVL-1:VL] := 0

Intel C/C++ compilador intrínseco

VPANDD __m512i _mm512_and_epi32( __m512i a, __m512i b);
VPANDD __m512i _mm512_mask_and_epi32(__m512i s, __mmask16 k, __m512i a, __m512i b);
VPANDD __m512i _mm512_maskz_and_epi32( __mmask16 k, __m512i a, __m512i b);
VPANDQ __m512i _mm512_and_epi64( __m512i a, __m512i b);
VPANDQ __m512i _mm512_mask_and_epi64(__m512i s, __mmask8 k, __m512i a, __m512i b);
VPANDQ __m512i _mm512_maskz_and_epi64( __mmask8 k, __m512i a, __m512i b);
VPANDND __m256i _mm256_mask_and_epi32(__m256i s, __mmask8 k, __m256i a, __m256i b);
VPANDND __m256i _mm256_maskz_and_epi32( __mmask8 k, __m256i a, __m256i b);
VPANDND __m128i _mm_mask_and_epi32(__m128i s, __mmask8 k, __m128i a, __m128i b);
VPANDND __m128i _mm_maskz_and_epi32( __mmask8 k, __m128i a, __m128i b);
VPANDNQ __m256i _mm256_mask_and_epi64(__m256i s, __mmask8 k, __m256i a, __m256i b);
VPANDNQ __m256i _mm256_maskz_and_epi64( __mmask8 k, __m256i a, __m256i b);
VPANDNQ __m128i _mm_mask_and_epi64(__m128i s, __mmask8 k, __m128i a, __m128i b);
VPANDNQ __m128i _mm_maskz_and_epi64( __mmask8 k, __m128i a, __m128i b);
PAND __m64 _mm_and_si64 (__m64 m1, __m64 m2) (V)PAND __m128i _mm_and_si128 ( __m128i a, __m128i b) VPAND __m256i _mm256_and_si256 ( __m256i a, __m256i b);

Banderas afectadas

None.

Excepciones numéricas

None.

Otras excepciones

Instrucciones no codificadas por EVEX, ver Tabla 2-21, "Tipo 4 Condiciones de Excepción de Clase." Instruccion codificada por EVEX, ver Tabla 2-51, "Tipo E4 Condiciones de Excepción de Clase".

Fuentes